高低电平触发继电器电路图是怎样的？

Question

如题所述

Answer 1

高低电平触发继电器电路图如下：

当触发器的同步控制信号E为约定“1”或“0”电平时，触发器接收输入数据，此时输入数据D 的任何变化都会在输出Q 端得到反映；当E 为非约定电平时，触发器状态保持不变。鉴于它接收信息的条件是E出现约定的逻辑电平。

扩展资料：

在数字系统中，常要求某些触发器于同一时刻动作，即同步。为此，引入触发信号对它们进行控制，使这些触发器只有在触发信号变为有效电平后，才能按输入的置1或置0信号置成相应的状态。称这个触发信号为时钟信号（Clock） ，记为CLK。

要求多个触发器同时动作时，就用同一个CLK作为同步控制信号。电平触发RS触发器也称同步RS触发器。由两部分构成：由与非门G1、G2组成的RS锁存器和由与非门G3、G4组成的输入控制电路。为协调各部分的动作，常要求某些触发器于同一时刻动作。

为此，必须引入同步信号，使这些触发器只有在同步信号到达时才按输入信号改变状态。通常把这个同步信号叫做时钟脉冲，或称为时钟信号，简称时钟，用CP表示。同步触发器又称为“钟控触发器”，即时钟控制的电平触发器。电位触发器具有结构简单的优点，常用来做锁存器。